1.2 闩锁效应的研究概况^[6]

虽然CMOS工艺集成电路已被证实具有低功耗的优点，并且美国RCA公司在1966年成功研制出首颗CMOS工艺门阵列集成电路，但是RCA公司的Gallace和Pujol发现CMOS工艺集成电路中寄生的双极型晶体管会形成PNPN结构，在一定条件下会被触发导通，形成低阻通路，并产生大电流烧毁集成电路^[7]，该问题直接影响了CMOS工艺技术的商业化，CMOS工艺技术早在1963年就被提出来，但是CMOS工艺集成电路的闩锁效应问题一直都没有很好地解决，所以20世纪70年代集成电路企业都是仅仅利用NMOS或者PMOS工艺技术制造集成电路，直到半导体业界有了比较完善的闩锁效应的理论和应对策略后，CMOS工艺集成电路才开始普及应用。

20世纪70年代前期，随着技术的不断发展，研究人员发现制造在硅蓝宝石上（Siliconon-Sapphire，SoS）的CMOS工艺集成电路可以抵抗相当高强度的辐射而不发生闩锁效应，因为SoS CMOS工艺集成电路可以通过SoS衬底和深槽氧化物打破PNPN结构，所以其不存在闩锁效应，该优势使SoS CMOS工艺集成电路在人造卫星、导弹、航空航天等电子领域具有非常大的潜力。但是SoS工艺集成电路太昂贵，没有办法普及民用。图1-8所示的是SoS CMOS集成电路。

图1-8 SoS CMOS集成电路

CMOS工艺集成电路具有高集成度、强抗干扰能力、高速度、低静态功耗、宽电源电压范围、无比例逻辑设计和宽输出电压幅度等优点，这些都是CMOS集成电路潜在的商业价值，早期半导体业界投入了大量资源去研究CMOS集成电路闩锁效应，许多改善闩锁效应的措施被提出，并应用于实际的工艺制程中，例如外延技术、倒阱、NBL、双保护环、双阱工艺、深沟槽、STI和Salicide等，见表1-1。

表1-1 关于CMOS闩锁效应的重要贡献

（续）

CMOS发展至今已经经历了60多年，虽然许多改善闩锁效应的措施被应用于实际的工艺制程中，但是闩锁效应依然是一个威胁CMOS集成电路可靠性的重要因素，主要原因如下。

1）在实际工艺中，各大企业的首要目标是追求芯片利润的最大化，希望把单个功能芯片的面积做到最小，最直接的做法是压缩器件的间距，这是与改善闩锁效应的理论相背离的，因为器件的间距越小，越容易发生闩锁效应。

2）因为要追求芯片性能的最优化，所以当改善闩锁效应的措施与芯片性能相背离时，会首先考虑优化芯片性能，其次才是改善闩锁效应，所以缺少特别有效地针对抑制CMOS寄生双极型晶体管的工艺技术。

3）CMOS集成电路中寄生双极型晶体管的性能随着版图的变化而变化，提取寄生双极型晶体管的参数和模型是一个非常庞大的工程，权衡商业价值利弊，芯片生产企业没有特别提取寄生双极型晶体管的参数和模型，所以缺少特别针对每个工艺技术平台的寄生双极型晶体管的参数和模型，因此设计工程师不能添加寄生双极型晶体管的参数到电路仿真中，在设计阶段没有办法准确验证芯片是否存在闩锁效应，以及没有办法评估发生闩锁效应的概率。

半导体业界改善闩锁效应的常规做法是由半导体芯片生产加工厂商（Foundry）制定的一系列通用的改善闩锁效应设计规则，但是这些设计规则都是通过牺牲芯片面积的方式获得足够的改善闩锁效应窗口，从而保证芯片能够抵御足够大的外部激励，而不被触发闩锁效应。